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华雄日报
发布时间： 2022/7/7 11:38:29 | 224 次阅读
我们所知道的di一个半导体路线图可能是摩尔观察到的，以他为名字的“摩尔定律”预计，芯片的计算能力随着时间的增长呈指数增长。这促使芯片制造商定期对芯片进行升级，而这些厂商的设备和材料供应商也需要了解未来的技术将如何发展，因此制定了国际半导体技术路线图(ITRS)半导体路线图。芯片制造商之间合作，并进行了对未来需求和挑战的预测，以提供对行业发展方向和需求的公开描述。
该路线图已演变为国际设备和系统路线图或IRDS路线图，与ITRS路线图的不同的是，它更多地是由上而下，而不是由下而上推导出来的。换句话说，它不是由芯片制造商的需求驱动的，而是通过预测未来器件性能的进展，然后确定什么类型的器件和结构可以提供未来所需的性能，其中包括了很多部分。本文重点介绍了2021年更新的光刻路线图中的光刻部分。
有关芯片光刻路线图的一些知识
IRDS路线图中More Moore部分预测了传统逻辑和存储芯片的改进。这部分升级是由大数据、物联网、云计算和性能改进的一般需求驱动的。据预测，高性能逻辑器件将推动分辨率提高，而动态随机存取存储器（DRAM）器件的分辨率将落后于逻辑器件。非易失性存储器已经主要转向3D堆叠，将不会提高分辨率。关键逻辑节点的相关数据如图所示。在接下来的10年里，尺寸会变得更小，然后随着逻辑切换到3D堆叠，预计尺寸将停止缩小。
2021年光刻路线图中逻辑和DRAM预测的光刻需求。注意，节点的名称用引号括起来，因为节点名称不再代表任何逻辑产品中的实际物理维度。
逻辑和DRAM的投影光刻要求。
白色的单元格表示存在可制造解决方案来满足这一要求，并正在进行优化，黄色的单元格表示已知可制造解决方案，可以实施，红色的单元格表示未知可制造解决方案。
历史上，光刻路线图关注的一个关键挑战就是分辨率，预计未来几代芯片需要比目前光刻系统更好的分辨率。现在情况已经不同了，如果使用双重图案化，则已经通过在制造中使用的EUV系统来解决路线图上的zui小线和空间尺寸。对于接触孔（contact holes）和其他孔类型水平（hole type levels），使用当前工具的双重曝光可以解决直到2025年的“1.5 nm”所需的zui小间距问题。“1.5 nm”节点将可以使用当时预计的High NA EUV工具进行双重曝光。在此之后，预计不需要进一步的分辨率改进。
包含分辨率数据的单元是黄色的，“可制造的解决方案是已知的”，其中使用EUV的双重图案化已经可以产生这种尺寸。在没有High NA EUV的情况下，EUV双重图案化是无法满足的，或者在光刻委员会认为双重图案化的图案质量有问题的情况下，单元被编码为红色，“可制造的解决方案是未知的”。
未来10年光刻技术面临的主要挑战主要与噪声和缺陷有关，Overlay预计也将是一个挑战。
光刻路线图的一部分是对未来挑战潜在解决方案的描述。
图3和图4分别显示了线和间隔以及接触孔。在这些图形中，水平方向是时间，也是需要图案的zui小CD。这些行反映了不同逻辑和存储芯片的节点。灰色条表示节点预计何时投入生产。白色条形表示已选择并正在实施的模式选项，但尚未投入生产的时间段。在这种实现之前的时间段内，芯片生产商必须从有限的可能性集合中选择要使用的模式选项，这被称为“窄选项”。
该路线图已演变为国际设备和系统路线图或IRDS路线图，与ITRS路线图的不同的是，它更多地是由上而下，而不是由下而上推导出来的。换句话说，它不是由芯片制造商的需求驱动的，而是通过预测未来器件性能的进展，然后确定什么类型的器件和结构可以提供未来所需的性能，其中包括了很多部分。本文重点介绍了2021年更新的光刻路线图中的光刻部分。
有关芯片光刻路线图的一些知识
IRDS路线图中More Moore部分预测了传统逻辑和存储芯片的改进。这部分升级是由大数据、物联网、云计算和性能改进的一般需求驱动的。据预测，高性能逻辑器件将推动分辨率提高，而动态随机存取存储器（DRAM）器件的分辨率将落后于逻辑器件。非易失性存储器已经主要转向3D堆叠，将不会提高分辨率。关键逻辑节点的相关数据如图所示。在接下来的10年里，尺寸会变得更小，然后随着逻辑切换到3D堆叠，预计尺寸将停止缩小。
2021年光刻路线图中逻辑和DRAM预测的光刻需求。注意，节点的名称用引号括起来，因为节点名称不再代表任何逻辑产品中的实际物理维度。
逻辑和DRAM的投影光刻要求。
白色的单元格表示存在可制造解决方案来满足这一要求，并正在进行优化，黄色的单元格表示已知可制造解决方案，可以实施，红色的单元格表示未知可制造解决方案。
历史上，光刻路线图关注的一个关键挑战就是分辨率，预计未来几代芯片需要比目前光刻系统更好的分辨率。现在情况已经不同了，如果使用双重图案化，则已经通过在制造中使用的EUV系统来解决路线图上的zui小线和空间尺寸。对于接触孔（contact holes）和其他孔类型水平（hole type levels），使用当前工具的双重曝光可以解决直到2025年的“1.5 nm”所需的zui小间距问题。“1.5 nm”节点将可以使用当时预计的High NA EUV工具进行双重曝光。在此之后，预计不需要进一步的分辨率改进。
包含分辨率数据的单元是黄色的，“可制造的解决方案是已知的”，其中使用EUV的双重图案化已经可以产生这种尺寸。在没有High NA EUV的情况下，EUV双重图案化是无法满足的，或者在光刻委员会认为双重图案化的图案质量有问题的情况下，单元被编码为红色，“可制造的解决方案是未知的”。
未来10年光刻技术面临的主要挑战主要与噪声和缺陷有关，Overlay预计也将是一个挑战。
光刻路线图的一部分是对未来挑战潜在解决方案的描述。
图3和图4分别显示了线和间隔以及接触孔。在这些图形中，水平方向是时间，也是需要图案的zui小CD。这些行反映了不同逻辑和存储芯片的节点。灰色条表示节点预计何时投入生产。白色条形表示已选择并正在实施的模式选项，但尚未投入生产的时间段。在这种实现之前的时间段内，芯片生产商必须从有限的可能性集合中选择要使用的模式选项，这被称为“窄选项”。